频率控制字 _生活经验

频率控制字是什么意思？同学你好，很高兴为您解答！在我国CMA管理会计核心词汇中控制幅度(Span of Management)即指每位管理者能有效监督指挥的人数，又称为控制幅度，控制跨矩、管理跨矩。控制幅度（span of control）是指向每位销售经理汇报工作的下属人数。希望我的回答能帮助您解决问题，如您满意，请采纳为最佳答案哟。再次感谢您的提问，更多财会问题欢迎提交给高顿企业知道。高顿祝您生活愉快！
什么是频率控制字、相位控制字，他们是怎么实现对频率和相位的控制的？频率控制字是你的分频、相位控制字你对360度2的N次方的平均分配

频率控制字，以uhz为单位，怎么弄没接触过dds的开发，但手头有一个现成的。控制字这个，就是一个字节或者多个字节的一组数。用这组数把设置传递给硬件。比如这组控制字的第一位是频率单位选择，0是KHz.1是MHz，第二三位是相位设置，第四到第30位是频率数，第31.32位是校验字，把这组数确定下来，然后通过编程把这组数写进dds特定的单元，就算设置完成了。

fword 8位频率控制字怎么设计fword 8位频率控制字设计资料我提供给你。

频率是什么意思?用通俗易懂的话来解释。频率的定义是什么
频率控制字是什么意思？同学你好，很高兴为您解答！
在我国CMA管理会计核心词汇中控制幅度(Span
of
Management)即指每位管理者能有效监督指挥的人数，又称为控制幅度，控制跨矩、管理跨矩。

控制幅度（span
of
control）是指向每位销售经理汇报工作的下属人数。
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频率控制字k=01000000H是什么意思可能是01000000B 二进制=10进制64=16进制40H
如果是01000000H，是16进制，=10进制16777216，这个数太大了。
频率控制字，是在某个指定存储器中置数，用以达到控制某种频率。一般为八位二进制数。

“频率控制字”是什么意思？“频率控制字”的意思是控制频率发生的字,改变频率控制字的内容,可改变频率是否发生和可改变频率变化. 。频率【pín lǜ】释义：在单位时间内完成振动的次数,单位为赫兹(1赫兹=1次/秒) 。造句：最重要的一个要求是很窄的线宽以及很高的频率稳定度。凡是解调频率都在几兆赫兹至几百兆赫兹的规模内。采用频率锁相高频头，电视接收快捷稳定，可预置1000个频道。毫米波脉冲频率步进雷达是一种宽带高距离分辨率雷达。控制【kòng zhì】释义：掌握住对象不使任意活动或超出范围;或使其按控制者的意愿活动。造句：接着存取码可用性由选择地提供用于更新解密存取码控制。压实度是路基填筑时控制路基强度和稳定性的关键指标。使用液氮的过程不要求有汽化器和压力控制管。安装壁挂式主控单元控制箱，并敷设交直流电源电缆二条。
频率控制字怎样写入，具体程序？？刚刚学习，望各位高手不吝赐教！voiddds_write(unsigned char *strBuff) //输入FUD时序，D0-D7数据输入到寄存器，重复输入5次后，FUD上升沿
{
int i,j;
unsigned char temp=0;
for(i = 0 ; i < 5 ; i ++)
{
temp= strBuff[i];
IO0PIN=(IO0PIN&(~0x03))|(IO0PIN&(~0xF0))|(IO0PIN&(~0x1800)) ;
IO0PIN = (temp&0x03)|((temp<<2)&0xF0)|((temp<<5)&0x1800) ;
IO0SET |= CLK;//
delayMS(5);//根据AD9850芯片的原理，在并行装入方式
IO0CLR |= CLK;//中，通过8位总线输入数据，重复5次后再在FUD上
delayMS(5);//升沿把40位数据装入，同时把地址指针复位到第一
}//个输入寄存器。接着在CLK的上升沿装入8位数据
IO0SET |= FUD;//并把指针指向下一个输入寄存器，5个CLK上升沿
j++;j++;//后，CLK不在起作用，直到复位信号或FUD上升沿
IO0CLR |= FUD;//把地址指针复位到第一个寄存器。
}

fpga怎么写ad9854控制字正弦线性相位调制（PM）信号的表达式是在公式C中为载波角频率，是一种调制指标，ωωM是调制信号的角频率。
它的泵式可以表示如下：

其中T为采样时钟周期；
n是一个
β点整数；调制；

通过可见的公式，首先把正弦侧音信号的采样相位调制控制直接改变载波信号采样，然后通过查表相位信息转换为幅度信息，最后通过DAC转换可以输出正弦波的线性相位调制的信号，但必须满足采样时钟的载波信号和侧音信号保持严格一致，输出的是一个精确的线性相位调制信号。利用数字方法实现线性相位调制，有2种实现内外调制的方法。在调制，改变载波频率的中心频率控制字的调制信号（Δφ）值在控制序列的每个载波频率控制字的采样周期作用下只改变一次，然后改变频率控制字和控制字为中心频率，调制原理如图1显示。外部调制时，调制信号直接通过加法器改变载波采样信号的相位，对外调制的原理如图2所示。介绍了多正弦侧音的线性相位调制。正弦相位调制的线性相位调制（PM）信号和采样表达式如下：每一个符号的含义都与单音公式相同。从公式中可以看出，要完成多通道侧音信号的线性相位调制，只需产生多通道侧音信号，然后通过调制信号的添加和调整来改变载波信号的相位。
在这个方案中，中频频率为70兆赫，2正弦音频信号，使用ddsad9852产生载波相位，实现相位调制、查找表和DA变换，使用FPGA来产生正弦信号的相位调制，正弦查找表，定时控制和频率控制等。

三，对1.ad9852组合物和相位调制
AD9852原则的实现方法是通过高性能DDS芯片产生，主要由DDS核心、登记、DAC、比较器，我\\ \/ O接口电路。其内部工作频率可达300 MHz，150 MHz的最大输出频率，实现多种调制，如FM、AM、PM、FSK、PSK、问，和420倍的可编程时钟锁相倍频电路的同时，可以产生同时低频参考输出频率高，这也是非常灵活的控制接口，一个并行和串行接口的选择，高达100 MHz的率最高。
由于AD9852内部时钟频率高，而且通过AD9852接口速度限制，对内部调制时间不易控制AD9852 。该方案采用外调制方式，具体实现是在一定的时序控制，侧音信号采样FPGA所产生的并行总线接口芯片直接进入14位相位转移登记，内部时钟同步的相位变化的波浪载荷作用下。
（1）载波信号生成
载波信号通过AD9852采用DDS原理产生，DDS的原理框图如图3所示。

频率控制字，ΔφFCLK的系统时钟，相位累加器，n位输出频率fout满足以下关系：

DDS由于DAC的采样和非线性的特点，DDS系统输出包含虚假信号干扰和杂散，这是DDS应用程序的一个缺点，但只要合理的DDS原理的几个参数的选择，可以减少假信号干扰和杂散，分布合理，容易干扰信号通过滤波器滤波。因为AD9852 n = 48，四= 70 MHz的固定，和Δφ和FCLK的系统时钟，所以实际是FCLK系统时钟选择，讨论的是FCLK的选择原则。
1）锯齿
因为DDS是一个采样系统，从而满足Nyquist采样定理对四小于0.5fclk，和nfclk + 4（n为整数）在干扰频率、干扰频率远离中心频率、频率干扰的幅度小，容易过滤。在实际应用中，输出频率不应超过时钟频率的40%，所以该方案使用一个280 MHz参考时钟产生

用DDS做正弦波信号发生器时，fclk，频率控制字的宽度，还有控制rom的地址宽度怎么怎么按照要求来计算啊~~要求是什么啊？ROM地址宽度一般根据你的D/A位数决定，频率控制字宽度与你要求的频率分辨率也就是频率精确度有关，一般选32位，fclk是系统时钟，根据你的输出信号频率要求选择，根据采样定理，理论上必须是你输出信号频率的两倍，实际选的还要大一些。不明白还可以问的

DDS AD9851频率控制字是怎样计算的？怎样用51单片机向DDS中送控制字？你这个有难度, 没钱没人会做的

dds频率控制字K如何通过51单片机实现输出你要做多少K的波形啊
51晶振才多少？
D/A 是几位的？
滤波器的截止频率是多少？
建议用51控制DDS芯片来实现

用fpga做dds，相位累加器容易做，请问下频率控制字如何生成？用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。
之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了

dds相位累加器中的频率控制字做什么用用51的串口发，然后在FPGA里面做一个串行数据转并行的function，当做控制字就行了。
之前我们做过DDS的，用的是外部单片机，是这么做的。然后注意频率就是了是否可以解决您的问题？

module dds(data, we, clk, ce, reset, sine, cose); input [31 : 0] data; //频率控制字 input we; //频率verilog 编写的DDS频率合成器请把quartus中编译时出错的提示语发一下，就编译时是红色显示的的那行另外像we这种使能控制字一般用不到。我不知道你要做成什么样的，具体说一下

ad9854产生任意频率的正弦波（用51单片机连接，c语言编程）http://zhidao.baidu.com/question/618028682736628492

参考这个汇编的。

如何获取ad9854斜率fsk的频率AD9854数字合成器是高集成度的器件，片内整合了两路高速、高性能正交D/A转换器通过数字化编程可以输出I、Q两路合成信号。在高稳定度时钟的驱动下，AD9854将产生一高稳定的频率、相位、幅度可编程的正弦和余弦信号，作为本振用于通信，雷达等方面。

关于AD9854的一点问题基于AD9850的信号发生器的设计--《电子技术》2007年Z3期
以AD9850为频率合成器,以单片机为进程控制和任务调度的核心,设计了一个信号...正弦波信号的电压峰峰值Vopp能在0～5V范围内步进调节,步进间隔达到0.1V,所有...O引言常见信号源设计方法有①采用模拟分立元件或单片压控函数发生器MAXO38,可...
www.cnki.com.cn/Article/CJFDTotal-DZJS200

AD8320如何使用？从理论上讲，所有的已调信号都可以分解为同相和正交两路，因此，用正交调制法可以实现几乎所有的调制方式。目前，正交调制技术已广泛应用于雷达、导航、仪器仪表、电子战等领域。同样在卫星通信调制技术中，I/Q正交调制也发挥着非常重要的作用。卫星正交调制器原理框图如图1所示，它主要由数字信号处理（DSP）电路、数据转换器（D/A）、低通滤波器（LPF）、频率综合器、90°移相器、混频器、功率合成器、中频放大、滤波电路等组成。

图1 中的频率综合器一般采用琐相环（PLL）技术，而PLL属于模拟技术，即图1中的I、Q两路正交调制信号是由模拟的PLL、90°移相器产生。由于模拟器件的一致性和稳定性都不够理想，因此很难保证两路正交通路之间幅度的一致性及相位的正交性，这就大大影响了系统的性能。而DDS提供的正交载波能够保持精确的相位和幅度一致性，所以将它应用在卫星调制技术中无疑是一种很好的选择。

1 一种DDS卫星调制电路

DDS 技术出现于二十世纪70年代，它是一种全数字频率合成技术。它将先进的数字信号处理理论与方法引入信号合成领域，实现了合成信号的频率转换速度与频率准确度之间的统一。它以连续的相位变换方式、极快的频率转换速度、极高的频率分辨率、极低的相位噪声、易于用微机等多种方法控制、体积小、集成度高等多种优点在理论、技术及应用上得到了飞速的发展。由于DDS特殊的原理和结构，使其具有以数字方式实现多种模拟调制和数字调制的能力（如相位调制、频率调制、幅度调制以及I/Q正交调制等）。尤其是采用DDS技术可以得到一对相位严格正交、幅度严格相等的载波，这就为采用正交法产生调制信号提供了非常有利的条件。因此DDS在卫星正交调制技术中具有非常重要的意义。

一种70MHz DDS卫星调制电路如图2所示。它主要由DDS、混频器、功率合成器、70MHz带通滤波器（通带为52～88MHz）及放大与电平控制电路等组成。

由DDS 产生的I、Q两路正交信号分别与DSP电路产生的两路基带信号进行混频，然后由合成器完成功率求和，通过70MHz带通滤波器将信道中的杂、谐波滤除，最后经中频放大与电平控制电路输出52～88MHz已调信号。其中DDS的主要技术指标包括：输出频率范围52～88MHz；频率分辨率2.5kHz；杂波抑制小于-55dB；谐波抑制小于-35dB；相位噪声小于-110dB/Hz/1kHz；工作温度范围-10～50℃ 。

2 DDS电路的设计

AD9854 是美国Analog Device公司于1999年推出的CMOS型DDS单片集成电路，时钟频率高达300MHz（按照输出信号最高频率为时钟频率的40%计算，AD9854最高工作频率为120MHz）；其频率控制字为48位，频率分辨率可达微赫兹；AD9854具有正交两路信号输出功能，可同时产生I、Q两路正交信号，这也是选择它作为本电路设计主芯片的重要原因。另外，AD9854内部还含有12位D/A正交双输出通道，省去了对D/A电路的选型与设计，降低了成本，缩小了电路体积。

我在做一个DDS的信号源设计，用的是AD9851，单片机用的是AT89C51，请问下怎么用MAX7219来连接键盘啊直接连在单片机P0口上串行连接

求高手，了解关于DDS芯片AD9851信号发生器模块（具体到模块上的电容的用处）百科跟百度文科都有啊
AD9851

概述：

AD9851是ADI公司采用先进的DDS技术推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成和时钟发生。AD9851接口功能控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。32位频率控制字，在180MHz时钟下，输出频率分辨率达0.0372Hz 。先进的CMOS工艺使AD9851不仅性能指标一流，而且功耗低，在3.3V供电时，功耗仅为155mW 。
各引脚介绍：
D0~D7: 8位数据输入口，可给内部寄存器装入40位控制数据。
PGND：6倍参考时钟倍频器的地。
PVCC：6倍参考时钟倍频器电源。
W—CLK：字装入信号，上升沿有效。
FQ—UD：频率更新控制信号，时钟上升沿确认输入数据有效。
REFCLOCK：外部参考时钟输入。
AGND：模拟地。
AVDD：模拟电源（＋5V）。
DGND：数字地。
DVDD：数字电源（＋5V）。
RSET：外部复位连接端。
VOUTN：内部比较器负向输出端。
VOUTP：内部比较器正向输出端。
VINN：内部比较器负向输入端。
VINP：内部比较器正向输入端。
DACBP：DAC旁路连接端。
IOUTB：”互补“DAC输出。
IOUT：内部DAC输出端。
RESET：复位端。
原理分析：
AD9851采用直接数字合成（DDS）技术，以数字控制振荡器（DCO）的形式产生频率/相位可变的正弦波，经过内部10位的高速数/ 模转换输出模拟信号。片内高速比较器可以将模拟正弦波信号转变为稳定的TTL/CMOS兼容的方波输出。
AD9851高速DD5内核可接收32位的频率控制字输入，在180MHz的系统时钟下可输出的频率分辨率为180MHz/（2的32次方）。AD9851内部提供一个6倍频的REFCLK倍频器，可以通过外接一个较低频率的基准时钟产生180MHz的内部个哦难过时钟，具有较好的无杂散动态范围和相位噪声特性。芯片内部提供了5位可编程相位调制精度，可使得输出波形的相位偏移小于11.25度；AD9851内部华提供了一个高速比较器，内部D/A转换器输出的正弦波可以通过它转换为方波输出。
AD9851频率控制字、相位调节字以及可以采用并行或串行方式异步加载到芯片内部。并行加载模式有连续5个8位字节构成，其中第一个8位字节包括5位相位调节字、1位6*REFCLK倍频器控制、1位电源休眠使能和一位加载模式；其余4个字节表示32位的频率控制字。串行加载模式由40位的数据流构成。
DDS电路可以看成是一个由系统时钟和N位频率控制字决定的数字分频器，相位累加器相当于模值可变的计数器。由频率控制字决定该计数器的模值，在下一个时钟脉冲开始相位累加器以新的相位增量进行累加。设置的相位增量越大，累加器循环一周就越快，从而输出的频率就越高。

用dds芯片（AD9851）设计波形发生器的方案DDS里面集成了6倍时钟电路
这个芯片是由32位频率控制和8位相位控制字来控制输出波形的
至于说用这个芯片实现其他三角波之类的
是靠另外的外接电路
积分电路微分电路之类的
大哥
你的VC++应该学的很好吧
以后有机会跟你学学啊
你用VC界面充当上位机
然后用单片机给DDS写控制字就OK了
DDS的控制字有俩种控制方法
并行控制和串行控制
关于并行控制的
我这里有现成的程序
你要的话我可以给你
至于串行的
我正在研究
做好了的时候
有需要的话也可以给你

我用51单片机控制AD9851产生正弦波并通过按键调节输出频率，为什么输出频率不正确呢你的频率与单片机的十二分频有关系你看一下单片机时钟分频怎样使你的输出频率与单片机分频同步觉得好的话求打赏！！

AD9850的控制字与时序AD9850有40 位控制字，32 位用于频率控制（低32位），5 位用于相位控制，1 位用于电源休眠( Powerdown) 控制，2位用于选择工作方式。这40 位控制字可通过并行或串行方式输入到AD9850。在并行装入方式中，通过8 位总线D0 —D7将数据输入到寄存器，在W - CL K 的上升沿装入8位数据，并把指针指向下一个输入寄存器，在重复5 次之后再在FQ - UD 上升沿把40位数据从输入寄存器装入到频率/ 相位数据寄存器(更新DDS 输出频率和相位)，同时把地址指针复位到第一个输入寄存器。AD9850的复位(RESET) 信号为高电平有效，且脉冲宽度不小于5 个参考时钟周期。AD9850的参考时钟频率一般远高于单片机的时钟频率（小厮所用为单片机89C51，使用12M晶振），因此AD9850 的复位(RESET)端可与单片机的复位端直接相连。
帮写一个基于C51单片机AD9850的串行扫描C程序，控制IO,P0.3，P0.2，P2.4#include"reg52.h"
#define uchar unsigned char
sbit clk= P0^2;
sbit load = P0^3;
sbit dat= P0^4;

void init_dds(void)
{
clk=0;
load=0;
clk=1;
clk=0;
load=1;
load=0;
}

void write_dds(unsigned long dds)
{
uchar i;
load=0;
clk=0;
for(i=0;i<40;i++)
{
clk=0;
if(dds & 0x00000001)
dat=1;
else dat=0;
clk=1;
dds=dds>>1;
}
load=1;
clk=0;
load=0;
}

void write_freq(unsigned long freq)
{
unsigned long dds;
dds=34.35943*freq;
write_dds(dds);
}

void main()
{
init_dds();
write_freq(500000);
write_freq(500000);
while(1)
{
}

}

51单片机如何控制AD9850的DDS芯片写AD9850的频率字即可，频率字相关的程序看它的PDF和百度找吧

用AD9850做正弦波发生器，电路怎么连接，哪个口输出波形？应用AD9850实现正弦标校信号的产生AD9850采用先进的DDS技术，在内部集成了32 b相位累加器、14 b正／余弦查询表和高性能的10 bD／A转换器以及一个高速比较器。他通过并口或串口写入的频率控制字来设定相位累加器的步长大小，相位累加器输出的数字相位通过查找正／余弦查询表得到所需频率信号的采样值，然后通过D／A变换，输出所需频率的正弦波信号。还可以通过高速比较器将该正弦波信号转换成方波，作为时钟信号输出。1　系统总体设计AD9850有40 b寄存器：32 b用于频率控制，5 b相位控制，1 b电源休眠功能，2 b厂家保留测试控制。这40 b控制字可通过并行方式或串行方式装入到AD9850 。在并行装入方式中，通过8 b总线D7～D0重复5次装入寄存器，在FQ-VD上升沿把40 b数据从输入寄存器装入到频率和相位及控制数据寄存器，从而更新DDS输入频率和相位，同时把地址指针复位到第1个输入寄存器。在串行装入方式中，W- CLK上升沿把25脚（D7）的1 b数据串行移入，移动40 b后，用一个FR-VD就可以更新输出频率和相位。设计中选用并行装入方式。频率调谐和相位调制字通过一个并行装载格式装入到AD9850中，并行装载的格式由连续的8 b控制字组成。第1个8 b字节中的5 b用来控制相位调制，1 b用来低功耗，2 b用于装载格式。第2个字节到第5个字节组成32 b频率调谐字，最大的控制寄存器的更新频率为23 MHz 。其输出信号的频率fDDS由式（1）确定：fDDS＝Δf.fCLK／232（1）其中：Δf为32 b频率控制字的值；fCLK为工作时钟。AD9850控制简单，可用8 b并行口直接输入频率、相位等控制数据，其功能原理如图1所示。2　AD9850与单片机接口设计单片机用来实现对整个系统的控制。单片机控制部分包括键盘显示电路以及频率合成部分的接口电路。产生的正弦波或者方波的频率以及需要实现的功能信息从键盘键入，同时由显示器显示。频率合成以及各功能实现部分由DDS芯片AD9850及其外围电方波的产生输出。AT89C51单片机是低功耗、高性能CMOS8 b单片机，有4 kb可编程闪存以及可擦写只读存储器（EPROM），该产品与MSC-51系列指令系统和管脚输出的工艺标准完全兼容，可进行电擦写操作并具有超强的加密功能。AT89C51单片机主要实施逻辑控制功能：根据用户选择产生波形，形成频率字，与上位机通信等。波形、幅值的控制主要由数字电位器构成，即由 89C51的2根口线对其进行控制。AD9850的输出波形接到数字电位器的固定端，单片机通过P1口线改变数字电位器的滑动端计数寄存器的内容，从而控制滑动端在电阻阵列中的位置，改变输出波形幅值。电路设计时，对时钟信号的质量要求比较高，即时钟信号的上升沿和下降沿应无大的尖峰和凹坑，时钟信号必须用地线屏蔽。另外，给AD9850的时钟信号不能低于1 MHz，低于这个数值时，芯片将自动进入休眠状态；当高于此频率时，系统则恢复正常。最后还要考虑设计良好的去耦电路，去耦电容尽可能靠近器件，并注意良好接地，模拟地和数字地一定要分开等。3　D／A转换电路设计由于AD9850是由10 b D／A转换器来输出正弦波信号，因此其输出频率最大值不能超过参考输入频率的1／2 。当作为时钟源时，考虑到衰减问题，其输出频率的最佳值限制在参考输入频率的33％以下。器件内部设有最小时钟门限，当输入频率低于1 MHz时，芯片将自动实现电源判断。AD9850的直接数字合成技术是基于数字分频原理实现频率合成的。该器件内部有一个增量可调的累加器，每接收到一个输入脉冲，累加器就增加所设定的增量（由写入的32 b频率控制字决定），当累加器溢出时，就输出一临界值，AD9850用一种算法逻辑把累加器输出值转换为接近正弦的量化值，这种算法逻辑实际上就是由高度集成化的存储器查表技术和数字信号处理（DSP）技术来完成的。随后AD9850将量化值送内部的D／A转换器输出正弦波形，若再辅以外部电路（低通滤波）送内部比较器，即可输出标准的方波信号。主机借助于程序可以启动D／A转换器中任一通道进行转换工作。当有一条通道被启动时，开始将采样输入的数字量转换为模拟量，转换完成后，向单片机请求中断。D／A转换器选用TLC7528，按照用户的要求来改变正弦信号的幅值，最终输出用户要求的波形，提供给下位机。其D／A电路设计框图如图2所示。4　软件设计主程序用于完成键盘功能的识别，输出频率的显示以及对AD9850实现各种功能的控制。其设计流程图如图3所示。对AD9850进行初始化控制时，主复位脚必须置高电平在10个系统周期以上，主复位的作用是初始化系统总线，置控制寄存器以缺省值。程序设计中要注意AD9850的时序要求，正确送出逻辑控制字，注意其刷新时钟。通过写端口写入AD9850的控制字暂时寄存在I／O缓冲寄存器中，需要一个从低到高的时钟信号从外部输入，或者由内部32 b的刷新时钟把I／O缓冲寄存器中的控制字传送到DDS的内核。经调试正确的主程序如下：5　结　语应用AT89C51与可编程逻辑控制器件相结合控制AD9850产生频率、幅值均可变化的正弦波信号。该正弦标校信号源稳定方便，可用于许多实时控制系统中，还可以通过高速比较器将该正弦波信号转换成方波，作为时钟信号输出。

利用AD8951联系51单片机设计一个正玹信号发生器？需要注意些什么？我用的是AD9850，我感觉没有什么特殊的地方呀，只是频率控制字，相位控制字别写错了，

AD9850能够直接产生哪几种波形？直接只能产生正弦波，通过内部比较器能产生方波，再处理能产生三角波。AD9850是AD 公司采用先进DDS (直接数字合成) 技术,推出的具有高集成度DDS 电路的器件,它内部包含高速、高性能D/ A 转换器及高速比较器,可作为全数字编程控制的频率合成器和时钟发生器。外接精密时钟源时,AD9850 可以产生一个频谱纯净、频率和相位都可以编程控制且稳定性很好的模拟正弦波,这个正弦波能够直接作为基准信号源,或通过其内部高速比较器转换成方波输出,作为灵敏时钟产生器。它主要包括相位寄存器、相位全加器、D/ A 转换器,相位寄存器和相位全加器构成相位累加器。AD9850 内部的控制字寄存器首先寄存来自外部的频率、相位控制字,相位累加器接收来自控制字寄存器的数据后决定最终输出信号频率和相位的范围和精度,经过内部D/ A 转换器后,所得到的就是最终的数字合成信号。下面的就是ad9851的结构框图，略去那个6倍参考时钟倍乘器，就是ad9850的结构框图了。再具体的你参考一下pdf，希望我的回答对你有帮助。
C51单片机 AD9850 频率控制字按照你的思路
if(bian_Hao==7)
{
fre=((shu_Ju[0]*10+shu_Ju[1])*100+shu_Ju[2]*10+shu_Ju[3])*1000+
shu_Ju[4]*100+shu_Ju[5]*10+shu_Ju[6]; //控制频率
}0
这里的第一处是不是应该*1000？？怎么*10

还有shu_Ju[0]里面到底是什么？
按照这个思路，
if(bian_Hao==5)
{
fre=(shu_Ju[0]*10+shu_Ju[1])*1000+shu_Ju[2]*100+shu_Ju[3]*10+shu_Ju[4]; //控制频率
}
难道这里的shu_Ju[0]不应该*1吗？为什么又是10呢

你说的不是很清楚拉，我猜想：你的程序应该这样
fre=shu_Ju[0]*1000+shu_Ju[1]*100+shu_Ju[2]*10+shu_Ju[3]; //控制频率
if(bian_Hao==5)
{fre=fre*10+shu_Ju[4]; //控制频率
}
else if(bian_Hao==6)
{fre=fre*100+shu_Ju[4]*10+shu_Ju[5]; //控制频率
}
else if(bian_Hao==7)
{fre=fre*1000+shu_Ju[4]*100+shu_Ju[5]*10+shu_Ju[6]; //控制频率
}
else if(bian_Hao==8)
{fre=fre*10000+shu_Ju[4]*1000+shu_Ju[5]*100+shu_Ju[6]*10+shu_Ju[7]; //控制频率
}

AD9850的问题这很难吗？
频率又不高，但是你这个输出峰峰值10V是要恒定，还是怎么？
随便用一个运放都可以啊，同相放大器，或者反相放大器都可以的啊。

sfg-2004，dds函数信号发生器怎样调脉冲宽度主要功能特性
l 采用先进的直接数字合成（DDS）技术
l 双路***输出或同步输出
l TFG3000L采用5.7″TFT液晶屏, 直观的菜单界面和工作参数
l SU3000系列采用VFD显示，40个字符，清晰度高，视觉舒适
l 使用晶体振荡基准，频率精度高，分辨力高
l 具有FM、AM、2FSK、ASK、OSK、2PSK、4PSK多种调制功能
l 具有频率扫描、幅度扫描、脉冲串输出功能
l 数据存储与重现
l 0.1Hz-100MHz频率计数器
l RS232接口，USB接口；GPIB接口（选件）
l 机械特性：TFG3000L 329mm×155mm×283mm ；5.35kg
SU3000 254mm×103mm×384mm ；3.15kg
主要技术指标
型号 / 指标 TFG3015L
SU3015 TFG3050L
SU3050 TFG3080L
SU3080 TFG3150L
SU3150
频率范围（正弦波） 10μHz ~15MHz 10μHz ~50MHz 10μHz ~80MHz 10μHz ~150MHz

通道A特性
波形
波形种类：正弦波、方波、脉冲波、直流（方波、脉冲波最高频率≤40MHz）
波形长度：4～16k点
振幅分辨力：14 位（包括符号）
采样率：400 MSa/s
频率特性
正弦波：DC～150MHz
分辨力：100MHz

正弦波频谱纯度
杂波谐波抑制度： ≥45dBc（1MHz～20MHz）
正弦波总失真度： ≤ 0.5％（20Hz～100kHz）

方波脉冲波特性：
上升/下降时间 ≤20ns
脉冲波占空比：0.1％～99.9％
脉冲宽度：100ns～20s

输出特性
振幅（高阻，频率≤40MHz）：2mVpp～20Vpp
分辨力：20mV
偏移（衰减0dB时）： ±10V
准确度：设置值的±（1％+10mV）

通道B特性
波形
波形种类：正弦波，方波，三角波，锯齿波，阶梯波等11种波形
波形长度：4k点
振幅分辨力：10 位（包括符号）

频率特性
正弦波：10μHz～5MHz
分辨力：10μHz

输出特性
振幅（高阻）：10mVpp～20Vpp
分辨力：20mVpp(＞2V)
谐波特性：（B通道为A通道的谐波）
谐波次数: 1～10次（10μHz～150kHz）
1次（150kHz～1MHz）
AB通道相位差: 0～360 º（10Hz～100kHz）
相位分辨力：0.1

如何用verilog进行dds信号的幅度调制Verilog编写的DDS模块主要由三部分组成，
一、相位累加器，用于决定输出信号频率的范围和精度；
二、正弦函数功能表（波形存储器），用于存储经量化和离散后的正弦函数的幅值；
三、查表模块，相位累加器的输出地址查表。
两种方法可以改变输出信号的频率：
(1)改变查表寻址的时钟频率，可以改变输出波形的频率。
(2)改变寻址的步长来改变输出信号的频率。步长即为对数字波形查表的相位增量。由累加器对相位增量进行累加，累加器的值作为查表地址。
相位累加器是DDS 的核心所在，它由一个加法器和一个位相位寄存器组成，每来一个时钟，相位寄存器以步长K累加，相位寄存器的输出与相位控制字相加，然后输入到正弦查询表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0-2pi范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度的数字量信号。相位寄存器每经过2^N/K 个fc 时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，输出一个正弦波。
输出正弦波周期为fo=fc* K/2^N，最小分辨率为f=fc/2^N 。(通过fc和K控制正弦波频率精度) 其中，N 为累加器位宽，K 为步长，fc 为时钟频率。计数模（最大值）：M=2^N 。
一般正弦波表幅度地址位宽与累加的查表地址位宽不同，按前者位宽取后者对应高位的位宽即可。（具体见实例）

Verilog程序
1、sine_top.v顶层设计
`timescale 10ns /1ns//时延：时间单位/时间精度
module sine_top(//采用直接数字合成(Direct Digital Synthesis)
sine,
clk,
rst_n
);

output[7:0]sine;//输出叠加的正弦波
input rst_n;
input clk;

wire [15:0] rom_ad;//16bit内部连接线，传递相位增量（频率控制字的整数倍）
wire [9:0] address;//10bit
wire signed [7:0] sine1; //8位大小的存储器阵列

assign sine=sine1;
//M=2^N=2^16=65536（N控制频率分辨率，fc/M）,通过相位增量K（频率控制字）控制输出频率。fout=K*fclk/M
//通过查表输出正弦波，一个周期内，1024（10位）点 X 8bit(幅度量化精度)
//fclk=100MHz(10ns)
//10MHz//带参数的模块实例化
adder #(.fcw(6554)) uut0(//10MHz-->6554（频率控制字），实例化adder模块，uut0
.clk(clk),
.rst(rst_n),
.sum(rom_ad)//rom_ad,16bit大小内部连接线
);
assign address=rom_ad [15:6];//address,10bit取rom_ad高10位作为地址，与表中1024个值一一对应。

rom_sine0 rom0(//IP核
.address(address),//输入10位的地址，查出正弦波表对应的幅度值
.clock(clk),
.q(sine1)//输出结果
);
endmodule

2、adder.v文件，累加模块
module adder#(parameter fcw=16'd10000)(//参数为16位大小默认参数（10000）
sum,
clk,
rst
);

output [15:0] sum;//输出地址
inputclk;
inputrst;

reg [15:0] sum;//初值
always @(posedge clk)//正沿触发
begin
if(!rst)//复位0有效
sum<=16'd0;
else
sum<=sum+fcw; //求和
end

endmodule

3、sine_stimulate.v仿真测试文件
//sine_stimulate.v,my testbench
`timescale 1ns/1ns
modulesine_stimulate; //
reg rst_n;//复位信号
reg clk;//时钟信号
wire signed[7:0]sine;
sine_top uut0(
.sine(sine),
.clk(clk),
.rst_n(rst_n)
);

initial//过程语句，只执行一次（与always不同）
begin
clk=0;
rst_n=0;
#50;//延迟50ns
rst_n=1;
end

always #5 clk=~clk;

endmodule

Quartus II 13.0 和ModelsimSE 10.1a联合仿真结果
仿真输出的正弦波：

插值后的正弦波图形：

这就是我用Verilog编程，采用DDS合成正弦波的所有流程。

DDS的原理是什么？什么叫DDS

直接数字式频率合成器DDS（Direct Digital Synthesizer），实际上是一种分频器：通过编程频率控制字来分频系统时钟（SYSTEM CLOCK）以产生所需要的频率。DDS 有两个突出的特点，一方面，DDS工作在数字域，一旦更新频率控制字，输出的频率就相应改变，其跳频速率高；另一方面，由于频率控制字的宽度宽（48bit 或者更高），频率分辨率高。

DDS工作原理

Error! Reference source not found. 是DDS 的内部结构图，它主要分成3 部分：相位累加器，相位幅度转换，数模转换器（DAC）。

图 1，DDS的结构

相位累加器
一个正弦波，虽然它的幅度不是线性的，但是它的相位却是线性增加的。
DDS 正是利用了这一特点来产生正弦信号。如图 2，根据DDS 的频率控制字的位数N，把360° 平均分成了2的N次等份。

图2，相位累加器原理
假设系统时钟为Fc，输出频率为Fout 。每次转动一个角度360°/2N，则可以产生一个频率为Fc/2N 的正弦波的相位递增量。那么只要选择恰当的频率控制字M，使得 Fout / Fc= M / 2N,就可以得到所需要的输出频率Fout，
Fout = Fc*M / 2N,相位幅度转换通过相位累加器，我们已经得到了合成Fout 频率所对应的相位信息，然后相位幅度转换器把0°~360°的相位转换成相应相位的幅度值。比如当DDS 选择为2V p-p 的输出时，45°对应的幅度值为0.707V，这个数值以二进制的形式被送入DAC 。这个相位到幅度的转换是通过查表完成的。
DAC 输出代表幅度的二进制数字信号被送入DAC 中，并转换成为模拟信号输出。注意DAC 的位数并不影响输出频率的分辨率。输出频率的分辨率是由频率控制字的位数决定的。

直接数字式频率合成技术（DDS）是一种先进的全数字频率合成技术，它具有多种数字式调制能力（如相位调制、频率调制、幅度调制以及I/Q正交调制等），在通信、导航、雷达、电子战等领域获得了广泛的应用。在项目中光栅传感系统高频并行解调算法的FPGA实现我们的光纤通信模块用到DDS 。我们通过FPGA 实现了DDS的功能。
1971年，美国学者J.Tierney等人撰写的《A Digital Frequency

Synthesizer》一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件水平，它的性能指标尚不能与已有的技术相比，故未受到重视。近10年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。

DDS基本原理及性能特点
DDS的基本原理是利用采样定理，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理如图所示。

相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将频率控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字k相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是DDS输出的信号频率。

用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D／A转换器，D／A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

如何用FPGA实现
相位累加寄存器是DDS的核心，在我的设计中相位寄存器的字长为23位，之所以选择23位是因为项目要求频率步进可以达到1Hz，我们BASYS板上有25MHz的晶振，我们将其三分频为8.333MHz，我们相位寄存器字长23位则频率步进最小值为F/2N=8.333*106/223≈1Hz( 当然根据项目实际需要我们今后会通过外接晶振及DCM配合使其=1 Hz 。相位步进量字长为18位，最高输出频率为fmax=8.333*106/223*218 =260416 Hz 。
波形存储器用SPATAN3E内部RAM实现，通过core generator 生成ROM，我们的设计中用ROM存取256个点，这样到频率达到200kHz时每个周期输出可达到21个采样点，若是存512个点那么就能达到42个点，具体存多少个点根据后续要求，及芯片本身的内部资源决定。用PC机的VC编写“正弦信号查找表”，将其写入ROM的初始化文件。当然可以把其他任意周期性波形数据写入ROM,道理想同。
生成“正弦信号查找表”有以下步骤：首先，确定每周期采样点数，这里256个点，计算各采样点的数值。归一化，由于我们后续须将数字量通过DAC输出，所以计算所得数值的值域转化为[0,1],以方便转化为DAC对应的数值，由于8位的DAC的输出值最高为255，所以须将得到的数值乘以255 。
这里设计的相位累加寄存器，可根据实际需要产生无限周期个波形或1024以内个周期波形（periodn为10位）增加了设计的功能。
程序说明
dds_rom是储存波形的储存器；
phaseregister是相位累加寄存器；
fredevider3是三分频电路；
sch_top是dds芯片顶层文件；
工程dds_version1是该设计的工程文件；
文件夹sin_test是生成正弦信号查找表的源文件。
测试
在这个DDS 的设计过程中我们在BASYS板上跑了程序，程序与这个在I/O 端口方面有少许差别，需将源程序I/O口作了一下修改Clk为BASYS板上的50MHz，
Dout为LD0到LD7,在实际应用中将其引致I/O口外接D/A即可产生变化的电压值（波形），这里通过LED是为了看结果直观。Reset为sw7，reset为’1’时DDS停止工作，并把相应寄存器置零，具体见代码。Sw6，sw5用于输出波形周期选择，为’00’时一直输出波形，为’01’,’10’,’11’时分别输出1，2，3个周期波形。Sw4到sw0为相位步进量（频率控制字），对应于1hz到31hz 。

verilog做一正弦信号发生器，晶振1M，步进2HZ，输出要求100HZ~10KHZ，现在DA只有8位，有什么方法么【频率控制字】fo = (fclk/2^N)*K，这是DDS正弦发生器的输出频率计算表达式，N为相位累加器的位数，K为频率控制字。(fclk/2^N)即为步进，根据你的要求可知N=log2(1e6/2)，取N=19时，步进约为1.9Hz；频率控制字K也很容易计算了。

FPGA DDS中ROM深度与位宽有关系吗?相位累加器是整个DDS系统的核心,在这里完成相位累加功能。相位累加器的输入是相位增量B∆θ=2N X fout /fclk，故相位累加器的输入又称为频率控制字,fclk为系统基准时钟,fout为输出的频率。频率控制字还经过一组寄存器, 该寄存器是同步的, 使得当频率控制字改变时不会干扰相位累加器的工作。相位调制器接收相位累加器的相位输出, 在这里加上一个相位偏移值, 主要用于信号的相位调制,如应用于通信方面的相移键控等, 不使用此部分时可以去掉, 或者将其设为一个常数输入。同样相位字输入也要用同步寄存器保持同步。正弦ROM查找表,完成fsin(B∆θ)的查找表转换,是相位到幅度的转换, 内部存有一个完整周期正弦波的数字幅度信号,输入是ROM 的地址值, 输出送往D /A, 转化成模拟信号。喜欢请采纳谢谢