仿真设计数据中心为验证工程师带来福音 _知识百科

ntent g-fz-14 article">如今，越来越多的设计在系统层面进行，这是前所未有的。而让这一切得以实现的，是硬件仿真技术。硬件仿真允许将寄存器传输级（RTL）源代码作为模型，但同时又能提供足够的处理能力支持系统级工作，特别是涉及到软件开发或运行软件工作负荷的情况。
因此，硬件仿真已取代了兴盛30余年的RTL模拟器，成为万众瞩目的焦点。需要注意的是，我并非在此提倡大家摒弃RTL模拟器。在早期设计阶段的硬件验证过程， RTL模拟器当然是首选，而且是无与伦比的。它能快速编译一个设计页面，还具有某种程度的互动“假设”分析，在设计尺寸有限的情况下，其他任何工具都望尘莫及。
对于知识产权（IP）模块来说，的确如此。然而对于系统集成和系统验证测试而言，在需要对软硬件同时进行测试的情况下，软件仿真则太过缓慢，而且不切实际。需要一个数据点吗？我们假设，一个1亿等效门的ASIC以100 MHz的频率运行，一个设计团队尝试仿真它一秒钟的真实数据。我们不妨大方地假设仿真器以100Hz的频率运行，那么将耗时100万秒--即277小时，或11天。相比之下，一个以1MHz的频率运行的硬件仿真器则只需要100秒。我的假设到此为止。
但是这种解决方案成本不菲，因此仿真数据中心便应运而生且广受验证工程师的青睐。为创建可服务于世界各地的诸多验证工程师及软件开发人员的仿真设计数据中心，需要满足以下三个条件。系统必须支持：
● 非常强大的设计容量和多个并发用户
● 远程访问
● 资源管理
我们来逐一进行详细讨论。
满足设计容量与多用户的需求
设计尺寸将分布曲线往上推至几亿ASIC等效门。极端情况下，有些设计已经超过10亿门。通常情况下， IP组块达到数以千万计门。与此同时，设计团队在扩招软件开发人员，其数量大大超过硬件设计师的人数。在拥有如此多样化的设计社区的公司，需要一个容量为数百亿门、7*24小时不间断运行的硬件仿真平台。
目前，最大的硬件仿真平台可提供的容量上限为数十亿门，足以创建有史以来最大的设计，却仍然无法满足一家大公司的需求。处理嵌入式软件需要依次运行数十亿周期。倘若速度为1MHz,则运行10亿周期需要1,000秒的时间。若单个设计需消耗所有的仿真资源，那么该设计任务将在运行期间独占整个硬件仿真器，其他所有用户在此期间将无法使用。这种情况可能需要数小时的时间。
这一问题可通过两种方法得到解决。第一种方法是，硬件仿真平台的架构需支持多个并发用户共享仿真资源，但要注意的是，任何进程都无法独占整个平台容量。第二种方法即建立一个由数个硬件仿真平台构成的仿真工厂。这种方法将得到仿真器供应商的青睐。
例如， Mentor Graphics的Veloce2可在其双Maximus平台中支持大约20亿门设计，可供多达128个用户同时使用。具体的用户数还和设计大小有关， Veloce2 Maximus可支持以上任意组合（图表1）。

文章插图

图1.通常情况下，多个并发用户有不同的设计容量需求。
Veloce2的硬件架构已从头开始重新设计，以避免将多个单独的机箱拼凑在一起。与计算机服务器类似，它包含多个机架，配备了逻辑板、电源和连接背板。还包括高级验证板（AVBs）、电源架、以及采用活动开关连接各AVBs的矩阵板。总而言之，该系统是稳定可靠的。一个双Maximus平台即可满足任何公司的容量需求，无论是大的单个设计还是需要多种设计尺寸的批量用户。